1. 핵심난점: 이중통로의 엄격한 일치성 (가장 관건적인 요구)

디지털 듀얼 채널 필터의 핵심 응용 장면 (예: 레이더, 초음파 이미징, MIMO 통신, 진동 분석) 은 모두"두 방향 신호의 위상/폭 왜곡 일치"(예를 들어 듀얼 채널 차분 확대, 위상차 측정을 통한 물리량 반추) 를 요구하는데, 일단 채널이 어긋나면 측정 오차 (예: 위상차 오프셋, 이미지 불명확성, 위치 부정확) 가 직접 발생하는데, 이는 단일 채널 필터와의 가장 큰 차이점이기도 하다.

1.폭 일치 오차 제어

요구: 같은 주파수 신호에 대한 두 채널의 이득 오차는 ± 0.1dB~± 0.5dB (고정밀도 장면의 경우 레이더는 ± 0.05dB 이내) 로 통제해야 한다;

문제점:

하드웨어 측면: 두 개의 ADC의 이득 편차, 아날로그 프런트엔드 (증폭기, 혼합 방지 필터) 의 부품 용차 (예: 저항, 용량 오차) 는 직접 도입 폭이 어긋나고 온도 변화가 편차를 심화시킬 수 있다 (예: 저항 온도 표류로 인한 이득 표류).

알고리즘 차원: 만약 자체 적응 필터 또는 비선형 필터 알고리즘을 채택한다면, 두 가지 알고리즘의 반복 정밀도, 매개변수 업데이트가 동기화되지 않으면 동적 신호 하의 폭 응답이 일치하지 않을 수 있다.

2. 위상/그룹 지연 일치 오차 제어

요구 사항: 두 채널의 위상 차이는 ± 1 ° ~ ± 3 ° (고주파 장면의 경우 1GHz 이상은 ± 0.5 ° 이내), 그룹 지연 편차는 신호 주기의 1% 미만이어야 한다;

문제점:

하드웨어 지연 차이: ADC 샘플링 클럭의 위상 오프셋, PCB 케이블 길이의 불일치 (1mm 차이라도 1GHz 신호의 위상 차이는 약 1.2 °), 아날로그 부품의 위상 비선형은 고정 위상 불일치를 초래합니다.

알고리즘 지연 차이: 필터의 구조 선택 (예: FIRvsIIR), 단계가 다르거나 두 필터의 연산 시퀀스가 동기화되지 않음 (예: FPGA에서 두 필터의 흐름선 급수 차이) 은 동적 위상 편차를 도입합니다.

비선형 위상 문제: IIR 필터는 자연적으로 비선형 위상이 존재하기 때문에 선형 위상형으로 설계되더라도 두 방향의 위상 곡선이 완전히 일치하도록 보장하기 어렵다. 특히 통대 가장자리와 저항대 과도구역에서 그렇다.

3. 시퀀스 동기화 오차(샘플링 및 연산 동기화)

요구: 두 신호의 샘플링 시간 편차는 샘플링 주기의 1/10 (즉, 아시아 샘플링 주기 동기화) 보다 작아야 한다;

문제점:

샘플링 동기화: 두 개의 독립 ADC를 사용하면 시계 신호의 분배 지연, 디더링은"샘플링 시간 어긋남"(즉 시간 skew) 을 초래할 수 있으며, 1ns라도 어긋나면 100MHz 신호의 위상 차는 36 ° 에 달한다;

연산 동기화: DSP, FPGA와 같은 프로세서에서 두 필터의 명령 실행 순서, 캐시 적중 차이로 인해 연산 지연이 일치하지 않을 수 있습니다. 특히 빅 데이터나 복잡한 알고리즘을 처리할 때(예: 하이 레벨 FIR 필터).

2. 관건적인 난점: 다목적 성능의 충돌과 균형

단일 채널 필터는"단일 채널 성능""채널 매칭""실시간""리소스 소비량""사이에서 균형을 잡아야 하는 이중 채널 필터는 지표 충돌이 발생하기 쉽습니다.

1. 필터 성능이 채널과 일치하는 충돌

예 1: 단일 채널의 저항 대역 감쇠를 향상시키려면 필터 단계 (예: FIR 필터가 128 단계에서 256 단계로 향상) 를 늘려야 하지만 단계 수가 높을수록 두 가지 알고리즘의 매개변수 편차 (예: 계수 계량 오차) 가 위상 일치에 미치는 영향에 민감하여 위상 실조가 심화될 수 있습니다.

예2: 단일 채널의 대역 파문을 줄이기 위해 창 함수를 사용하여 FIR 필터를 설계할 때 두 필터의 창 함수 계수 계수 계수 계수 계수 계량 정밀도가 다르면 (예: 16bitvs24bit 계량화) 대역 응답이 일치하지 않아 도입 폭이 어긋날 수 있다.

2. 실시간성과 성능의 충돌

응용 장면: 예를 들어 레이더 신호 처리, 실시간 진동 모니터링, 이중 채널 필터의 총 지연 (아날로그 + 알고리즘) 이 1ms 미만이어야 한다;

문제점:

선형 위상 FIR 필터는 위상 특성이 좋지만 단계 수가 높고 연산량이 크다 (N 단계 FIR은 N 곱셈/덧셈 필요), 연산 지연을 증가시킬 수 있으며, 압축 지연을 위해 낮은 단계 FIR을 사용하면 저항대 감쇠가 부족할 수 있다;

IIR 필터 (연산량이 적고 지연이 낮음) 를 사용하면 비선형 위상 문제에 직면하여 채널 위상 일치의 난이도가 크게 향상됩니다. 특히 와이드 주파수 신호 처리에서 더욱 그렇습니다.

3. 자원 소모와 공사 실현의 충돌

문제점:

고급 선형 위상 FIR 필터의 계수 저장량과 연산량은 단일 채널의 2배 (예: 256단계 FIR, 채널당 256개의 계수 저장, 2소켓 총 512개, 연산량 두 배) 로 FPGA의 논리적 자원, DSP의 연산 속도에 대해 더 높은 요구를 제기한다;

LMS 알고리즘으로 폭/위상 미스매치를 수정하는 등 적응형 채널 균형을 채택하면 일치 정밀도를 높일 수 있지만 추가 연산량과 latency가 증가해 실시간 요구를 돌파할 수 있다.